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シグナルジェネレータブロック

Xilinx社のCPLDである「XC95108」を使って50nsec刻みで
１secまでのパルスを発生するブロックを作って見ました。

【概要】

ディジタル回路のクロック信号やテストなどに使える連続パルスの発生ができる
シグナルジェネレータです。最小分解能は50nsecか500nsecで、出力パルスは
100nsecから１secまでの連続パルスを発生出来ます。
またデューティも0から100%の間で自由に変えられます。このデューティも分解能は
50nsecか500nsecです。
つまり下記の２段階でパルスを出力します。

　出力　100nsec～100msec　　最小分解能　 50nsec
　出力　　１μsec～１sec　　　　最小分解能 500nsec

下記はこれを応用した汎用シグナルジェネレータのモジュールで、PICのプログラム
で、ディジスイッチの入力をチェックしていて、マニュアル設定した時間のパルスを
出力します。さらにロータリーエンコーダの入力もして、デューティを連続的に可変
出来るようにしています。
さらにパソコンをUSBで接続してマニュアルと同じように、パルス幅とデューティを
リモートコントロール出来るようにしたものです。

ディジタルブロックを組み込んだXC95108を中心に
PIC16F876を制御用チップとして構成。
外部とのインターフェースにはUSBを使っています。

CPLDと外付けの出力バッファとなる74AC04。
左端のJTAGコネクタから何時でもVHDLの結果を変更して
CPLDの内部回路を変更することが出来ます。
クロックは２０MHｚの発振器を使っています。

外部とのインターフェースのUSBのBタイプソケット
放熱板付きの３端子レギュレータ

USBN9603はフラット実装パッケージなので、半田付け
にはちょっとしたこつが必要。
まずたっぷりの半田でピンとパターンを完全に覆う
次に基板を縦にして半田こてをあてて、余分の半田を
下向きに流すようにして取り除きます。

【全体の構成】

このシグナルジェネレータブロックの内部構成は下図のようになっています。原理は
PICのPWMモジュールと同じになっています。これをVHDLで記述してCPLDに実装
しています。

　まず、出力には１個のDフリップフロップが使われています。このDフリップフロップ
のセットとリセットを一定周期で制御してパルスを作り出しています。
　この一定周期を生成するために、まずカウンタがあります。このカウンタは50nsec
（500nsec)つまり20MHz（2MHｚ）のクロックで常時カウントアップしています。
20MHz(2MHz)で最大１0Hz(1Hz)までカウントするため、２０ビットのカウンタとなって
います。

　このカウンタの出力はやはり２０ビットのコンパレータに接続されていて、常に設定
値を保持している２０ビットのシフトレジスタの出力と比較されています。そして両者の
値が一致するとコンパレータから一致信号が出力されて、出力Dフリップフロップが
セットされます。同時にカウンタがゼロクリアされて最初に戻ります。
　この間、カウンタの出力は、もうひとつのコンパレータで比較されていて、こちら側が
デューティの制御となります。このコンパレータの一致出力がでると、出力のDフリップ
フロップがリセットされます。このリセットされるタイミングはカウンタのカウントアップ
する途中になるような値であることが必要です。つまりデューティのシフトレジスタの
値は、必ず周期のシフトレジスタより小さいことが条件になります。

　この動作を図で示すと下図のような関係になります。　

上側にあるBCDカウンタは外部の20MHzのクロックを１／１０にして２MHｚのクロック
を生成します。この20MHzと2MHzのどちらをカウンタのクロックにするかをhiloという
信号で選択しています。

【改版】
　上記で動作確認を行ったところ、私が入手した　XC95108-15　ではクロックが２０MHｚ
では正常に動作せず、クロックの速さに追従しないことが判明しました。
そこでいろいろ代替回路を試してみた結果、下図のような構成にすれば、20MHzでも
動作することが分かりました。ただし、この回路でのコンパレータはマクロセルを沢山
使うようでＸＣ９５１０８ではぎりぎりとなってしまいました。
それでも当初の仕様は満足しますので、これで進めることとしました。

この時の動作タイミングは下図のようになり、出力のフリップフロップが無くなって
コンパレータの出力がそのまま外部ピンに接続されています。この回路では、確実
に２０MHｚで動作します。

【さらに改版】
　改版版では、出力にヒゲが出ることがわかったので、レジスタを追加
して同期化した。当然といえば当然ですね。
また100nsec単位で１Hzまでのパルス幅とするため２１ビット幅にして
１ビット増やしました。

【PICとのインターフェースの動作タイミング】

動作タイミングとしては、周期の設定とデューティの設定の２つの要素がありますが、
全く同じ動作をしますので扱いは同じとなります。

入力となるシフトレジスタへのクロック（fclkまたはdclk)とデータ(sdata)のタイミングは、
シフト用のクロックであるfclk（またはdclk）の立ち上がりで、シフトデータのsdataを
シフトレジスタに取り込み、シフトレジスタを１ビットシフトします。
この関係を図示すると下図のようになります。時間的にはsclk（dclk)のパルス幅が
50nsec以上あれば問題なく動作し、パルス幅に上限はありません。
シフトレジスタはsclk（dclk）の度に、最上位ビットを捨てますので、２０ビット以上の
データを入力しても問題なく、最後の２０ビットが残ります。

【VHDLの内容】

　VHDLの内容は基本的なモジュールの組合せだけですから難しくはありません。
しかし、XC95108の中に全てを実装できるようにするため、少し工夫をしました。
本来でしたら、２０MHｚから１Hzを作り出すには、２４ビット程度のビット幅が必要に
なるのですが、それではXC95108では入りきりませんでした。

　そこで、２０ビット幅と約１／１０にして、余裕が出来たところにBCDカウンタを１個
追加してクロックを１／１０にする回路を追加しました。これで、外部クロックを２０MHｚ
とすれば、カウンタへのクロックは２０MHｚと２MHｚと切り替えて使うことが出来ます。
これで、長いパルス幅の時には分解能を500nsecとすることで、回路規模を縮小する
ことが出来ますので、これでXC95108の中に全てを実装可能とすることが出来ました。

下記よりVHDLのソースファイルがダウンロード出来ますのでお使いください。
お使いになるときにはピン配置を設定する必要があります。

　　★ シグナルジェネレータVHDLファイル

(1) まずは信号の定義です。Entityで外部ピンの信号を定義します。
　　ピンの指定は、WebPACKの「Pin Assignment ChipViewer」で行います。
　　この定義部分は下記のようになっています。porcess文の中では、出力信号は直接
　　ピンの信号名を使わず、一旦内部信号として出力してから、別に外部ピンとの接続
　　の記述をします。　こうすると確実に出力にバッファが挿入されますので安心出来ます。

(2) VHDL本体の最初はクロックの１／１０デバイダの回路部分です。
　　これで２０MHｚのクロックを１／１０にして２MHｚにします。
　　さらに外部のhiloの信号で20MHzと2MHzを選択して外部ピンに出力します。
　　この出力をCPLDの標準クロックピンに接続します。このピンを使うと、ファンアウト
　　など最適化されますので最高速度での動作が可能となります。
　　VHDLは下記のようになります。

(3) 次は、PICからの入力を処理するシフトレジスタ部で、周期とデューティと２つの
　　シフトレジスタがあります。
　　いずれも２０ビットで、シフトクロックの都度１ビットずつシフトします。最上位は
　　捨てますので最後の２０ビットが残って有効ということになります。
　　またここだけ外部リセットを有効とし、電源ON時に０クリアするようにしています。

(4) 次はカウンタとコンパレータの部分です。
　　周期のレジスタと比較して同じになったらカウンタを０クリアします。
　　デューティのコンパレータでは、小さいかという比較信号を使い、その信号を
　　外部出力とするようにします。　最後に出力を外部ピンに出しています。
　　出力にはイネーブル信号によるゲートをかけていますので、その判断ロジック
　　が入ります。
　　外部カウンタ用の出力はゲートは必要無いので、そのまま出力としています。

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