Project Navigatorの使い方


【Project Navigatorの概要】

 Project NavigatorはCPLDの設計全体の面倒を見てくれる統合開発環境です。
ここでCPLDの開発作業が全て出来るようになっています。またシミュレータなど
関連するプログラムの起動も出来るようになっています。
WebPACKからWebPACK ISEになって、関連機能も統合して自動リンクして起動
できるようになりました。


【Project Navigatorの画面構成】


全体の表示構成は下図のようになっていて、全体の状態を把握できるようになっています。




(1) Sources in Project
翻訳、合成するソースの一覧を表示する窓で、Fileコマンドでprojectを指定してopenすると、
上図のように、プロジェクトのデザイン入力ソースが、「Module View」の窓に表示されます。
ここでは関連するcomponentなどサブソースも一緒に一覧リストで表示されます。同様の
内容が「File View」の窓にディレクトリとファイル名称で表示されます。

(2) Process for Current Source
この窓にはWebPACKとして統合された各機能の一覧が表示されます。実際の各機能の
実行は、「Process View」の窓から行いますが、この中に表示されるメニューはWebPACKの
インストールの仕方によって多少異なって来ます。例えば、WebPACKをXC9500用にフル
インストールした場合には上図のような実行コマンドが一覧リストで表示されます。
大きく分類すると4種類に大別され、それぞれが階層リストのトップで表示されています。
 (a) Design Entry Utilities
    ソースの入力してに対し、入出力ピンの指定やテストベンチの生成起動を行います
 (b) Synthesize
   文法のチェックの実行と翻訳の実行をします。
 (c) Implement Design
   合成、フィッタの実行をします。
 (d) Create Programming File
   CPLDに書き込むためのオブジェクトファイルの生成と、書き込み実行プログラマの
   起動をします。

(3) Console
 WebPCAKの各機能の実行状態や、実行結果の表示を行います。特に翻訳や合成結果に
エラーがある場合には、ここにメッセージとして表示されますので、この内容を確認して修正
した後再度実行するようにします。

(4) Work Area
 実際にソースとして使用するファイルの内容を表示、編集するHDLエディタが起動し表示
されるエリアで、回路図入力の場合には回路図エディタは独立窓で表示されますが、変換
されたHDLはWrok Areaに表示されます。


【Process View詳細】

通常のCPLDの開発では、下図のProcess Viewの4つの項目を上から順番に実行すれば
完成するようになっています。実行はこの窓で該当する行をダブルクリックするだけです。
これで該当する機能が実行され、正常に翻訳なり、フィッタ、合成が完了すると、その結果
によって下図のように正常終了なら緑のチェックマークが、エラーの場合には赤の×マークが
付きます。エラーの場合には、上図の下部にある「Console」窓にエラー行とエラー内容が表示
されますので、それにより入力ソースの確認と修正を行ってから再実行します。


 
実際に実行される機能をもう少し詳しく見るために、「Process View」の各行を展開すると下図
のようになり、これらは下表のような機能を実行します。

   

「Process View」の各行の機能概要は下表のようになり、各行をダブルクリックすることで指定機能が実行されます。

機 能 名 称 機 能 内 容
Design Entry Utilities 設計ソースの作成と入力
  User Constraints 配置・配線の条件設定
    Edit UCF file ピン配置の指定をするファイルの編集
    Pin Assignment Chip Viewer ピン配置のグラフィカルな配置変更内部ブロック間の接続状況の表示
    Constraints Editor 各種の翻訳、配置、配線に関する細部条件の設定
  Check Design Rules 回路図が設計ソースの時に回路図の内容をチェックする
  View VHDL Functional Model 回路図ソースの時、そのVHDLモデルに翻訳し表示する
  View VHDL Test Bench Template 自動生成されたテストベンチの内容を表示する
  Launch HDL Bencher Tool シミュレータで使用するテストベンチファイルの作成を自動的に行う
  View VHDL Instantiation Template
  Create Schematic Symbol HDLから回路図シンボルを自動生成する
  Launch ModelSim Simulator HDLシミュレータを起動する
Synthesize 合成の実行
  View Synthesis Report 合成結果のレポートの表示
  Analyze Hierarchy 階層構成の解析、表示
  Check Syntax ソースの文法のチェック
Implement Design 翻訳・配置・配線の実行
  Translation 翻訳の実行
    Translation Report 翻訳実行結果のレポート
  Fitter 配置・配線の最適実行
    Fitter Report 配置・配線結果のレポート
    Lock Pins ピン配置を固定する
    Create Timing Simulation Model タイミングシミュレーション用のデータファイルの自動生成
  Timing タイミング解析実行
    Timing Report タイミング解析結果のレポート
  Launch Tools ツールの起動
    Timing Analyzer タイミング解析ツールの起動
    Post Fit Chip Viewer 配置結果の結果確認と修正
Create Programming File オブジェクトファイルの生成
  Launch JTAG Programmer JTAGプログラミングツールの起動


【入力ソースの種類】


 WebPACKは入力ソースとして下記とその組み合わせが可能となっています。また複数のファイルで構成したソースも入力可能となっていて、ComponentやLibraryで指定することで自動的にリンクされます。

   (a) ABEL
   (b) Verilog
   (c) VHDL
   (d) Schematic(回路図)
     回路図+ABEL、回路図+Verilog、回路図+VHDLの組み合わせも可能




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